With the increasing popularity of technologies such as internet streaming video and video conferencing, video compression has become an essential component for broadcast, entertainment and consumer electronics markets. Motion Estimation and compensation techniques, which can eliminate temporal redundancy between adjacent frames effectively, have been widely applied to popular video compression coding standards such as H.264/AVC, HEVC, VP9, AV1. Most of the previous video coding standards use fixed sized block through motion estimation (ME) process that makes them less accurate than the recently proposed video coding standards that uses variable block size. In H.264/AVC and HEVC video compression standards, temporal redundancy is removed by using variable block sized motion estimation compared to previous video compression standards that use fixed block sized ME. ME in HEVC has increased complexity due to increased coding block size up to 64×64 and introduction of Asymmetric Motion Partitioning compared to H.264/AVC that supports up to 16×16 sized macro-block. Thus, it demands highly efficient hardware friendly architectures for real time implementation. Furthermore, in hardware architecture of ME, sum of absolute difference architecture scheme which is utilized to calculate SAD between reference and current frame creates a bottleneck that makes it inefficient in terms of resource utilization. The proposed work eliminates this bottleneck and introduces the novel low complexity bit plane matching based ME algorithm and its efficient hardware architecture for both H.264/AVC and HEVC standards. The proposed hardware architecture of ME makes use of logical XOR operation for error measurement in place of SAD, which reduces computational complexity dramatically. The proposed hardware architecture can process 93 1280×720 HD frames per second with only 25 milliwatts of power consumption for H.264/AVC and it can process up to 52 720p HD frames per second with 284,9mW average power consumption for HEVC.

İnternet üzerinden video aktarımı ve video konferans gibi teknolojilerin artan popülaritesi ile; video sıkıştırma, yayın ve eğlence medyasında önemli bir bileşen haline gelmiştir. Ardışık video çerçeveleri arasındaki zamansal artıklığı etkin bir şekilde ortadan kaldıracak hareket kestirimi ve dengeleme teknikleri, H.264/AVC ve HEVC gibi popüler video sıkıştırma kodlama standartlarına yaygın şekilde uygulanmıştır. Önceki video kodlama standartlarının çoğu HK işlemi sırasında sabit boyutlu blok kullanır ve bu nedenle değişken blok boyutunun kullanılduğı yeni video kodlama standartlarına göre daha düşük doğruluğa sahiptirler. H.264/AVC ve HEVC video sıkıştırma standartlarında, zamansal artıklık, sabit blok boyutlu HK kullanan önceki video sıkıştırma standartlarına kıyasla değişken blok boyutlu hareket kestirimi kullanılarak ortadan kaldırılır. HEVC'teki HK karmaşıklığının, 64×64'e kadar artan kodlama bloğu boyutu ve 16×16 boyutunda makro bloğa kadar destekleyen H.264/AVC'e kıyasla asimetrik hareket bölünmesinin kullanımına bağlı olarak, önemli ölçüde artması nedeniyle, gerçek zamanlı uygulamalar için yüksek verimliliğe sahip donanım dostu bir mimariye ihtiyaç duyulmaktadır. Buna ek olarak, HK'nin donanım mimarisinde, referans ve güncel video çerçevesi arasında SAD'yi hesaplayan mutlak fark toplamı mimarisi, kaynak kullanımını verimli kılmak açısından darboğaz oluşturmaktadır. Önerilen çalışmada, bu darboğazı ortadan kaldırmakta ve özgün düşük karmaşıklığa sahip bit düzlemi temelli HK algoritması ve hem H.264/AVC hem de HEVC standartları için etkin bir donanım mimarisi sunulmaktadır. Önerilen HK donanım mimarisinde, hata ölçümü için SAD yerine hesaplama karmaşıklığını önemli ölçüde azaltan mantıksal XOR işlemini kullanılır. Donanım mimarisi, H.264/AVC için saniyede 1280×720 (HD) boyutlu 93 video çerçevesini yalnızca 25 milivat güç tüketerek işleyebilme kabiliyetine sahipken ve HEVC için aynı çerçeve boyutunu 284,9 milivat ortalama güç tüketimi ve saniyede 52 çerçeve performansı ile işleyebilmektedir.