Tez detayları

Cost-effective fault tolerant routing in networks on chips = Yongalarda maliyeti uygun hataya dayanıklı yönlendirme ağı

Yazarlar:

Adanova, Venera

Yayıncı:

Orta Doğu Teknik Üniversitesi

Ana Başlıklar:

Veri işleme & bilgisayar bilimi

Belge Tipi:

Tezler

Program Tipi:

Yüksek Lisans

Yayın Tarihi:

12/2007

Belge Dili:

İngilizce

Document ID (Org No.):

2000306594

Özet

Growing complexity of Systems on Chip (SoC) introduces interconnection problems. As a solution for communication bottleneck the new paradigm, Networks on Chip (NoC), has been proposed. Along with high performance and reliability, NoC brings in area and energy constraints. In this thesis we mainly concentrate on keeping communication-centric design environment fault-tolerant while considering area overhead. The previous researches suggest the adoption solution for fault-tolerance from multiprocessor architectures. However, multiprocessor architectures have excessive reliance on buffering leading to costly solutions. We propose to reconsider general router model by introducing central buffers which reduces buffer size. Besides, we offer a new fault-tolerant routing algorithm which effectively utilizes buffers at hand without additional buffers out of detriment to performance.

Yonga Üstü Sistem'in (YÜS) artan karmaşıklığı bağlantı sorunlarına yol açmaktadır.İletişimdeki bu darboğaza çözüm olarak yeni bir model olan Yonga Üstü İletişim Ağ (YÜİA) ileri sürülmüştür. Yüksek performans ve güvenilirliği yanında, YÜİA alan ve enerji kısıtlaması kazandırmaktadır. Bu tezde esas olarak, alanı sabit tutmayı gözetirken, iletişim merkezli tasarım çevresini hataya dayanıklı olarak tutmaya odaklandık. Önceki araştırmalar, çokişlemci mimarilerden hataya dayanıklı çözümler uyarlamayı öneriyorlar. Fakat, çoğu zaman çok işlemci mimariler pahalı çözümlere yol açan tampon belleklemeye dayanırlar. Tampon bellek boyutunu küçülten merkezi tampon bellekleri tanıtarak genel yönlendirici modeli yeniden ele almayı öneriyoruz. Bunun yanında, performansı düşürmeyen ek tampon belleksiz, eldeki tampon belleklerden etkili biçimde yararlanan hataya dayanıklı yeni bir yönlendirici algoritma sunuyoruz.

Tez detayları

Cost-effective fault tolerant routing in networks on chips = Yongalarda maliyeti uygun hataya dayanıklı yönlendirme ağı

Yazarlar: Adanova, Venera

Yayıncı: Orta Doğu Teknik Üniversitesi

Ana Başlıklar: Veri işleme & bilgisayar bilimi

Belge Tipi: Tezler

Program Tipi: Yüksek Lisans

Yayın Tarihi: 12/2007

Belge Dili: İngilizce

Document ID (Org No.): 2000306594